基于CPLD的三相正弦波发生器的设计(新)
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摘 要
本文介绍了基于CPLD的三相正弦波信号发生器的设计过程 .本设计采用QuartusⅡ开发平台,VHDL编程实现.基于可编程逻辑器件CPLD设计三相正弦信号发生器.整个系统除晶体振荡器和A/D转换外,全部集成在一片EPM7128芯片上.他可输出频率、幅度可调的三相正弦波.波形模块可由用户自行编辑所需波形数据,经下载在不改变整个系统硬件连接的情况下,输出用户所需的特殊波形,实现了传统的函数信号发生器不具有的一些波形的产生,满足了开发新的实验项目对特殊波形的要求.整个设计采用VHDL编程实现,其设计过程简单,极易修改,可移植性强.另外由于CPLD具有可编程重置特性,因而可以方便地更换波形数据,且简单易行.
关键字: VHDL； CPLD； 信号发生器； QuartusⅡ
Based on CPLD the thress-phase sine waveSignal generator design
Abstract
In this paper, based on the CPLD the three-phase sine wave signal generator of the design process. Quartus Ⅱ use this design development platform, VHDL programming. CPLD based on programmable logic device design three-phase sine signal generator. The system as a whole in addition to crystal oscillator And A / D converter, all integrated in one EPM7128 chip. He can be output frequency, adjustable rate of three-phase sine wave. Waveform module may be required for users to edit waveform data, the download does not change the whole system in the hardware linking the Under the circumstances, users need a special output waveform, and the traditional function signal generator does not have some of the waveform produced to meet the development of new wave of pilot projects on specific requirements. The whole design using VHDL programming, design Simple, easy to modify, portability strong. CPLD another because of a programmable reset, which can easily replace the waveform data, and simple.
Keyword: VHDL； CPLD； signal generator ；Quartus Ⅱ
目 录 17222字
摘 要 I
Abstract II
1．绪论 1
1．1 论文研究目的及意义 1
1．2 研究现状 1
2．信号发生器实现原理与方案 3
2．1信号发生器简介 3
2.1.1 信号发生器的发展 3
2.1.2 信号发生器的分类 3
2.2设计方案 4
3. CPLD的结构和特点 6
3.1 CPLD介绍 6
3.1.1 CPLD概述 6
3.1.2 CPLD发展历史及应用领域： 6
3.2 CPLD的结构及特点 6
3.2.1 CPLD的结构 6
3.2.2 CPLD特性 6
3.2.3 CPLD器件特点 6
3.3 EPM7128芯片介绍 7
3.3.2 EPM7128的特点 8
4．EDA设计平台及VHDL介绍 10
4.1 Quartus II软件介绍 10
4.1.1 Quartus II开发环境 10
4.1.2 QuartusII软件概述 11
4.1.3 QuartusII设计流程简介 11
4.1.4 QuartusII使用举例 14
4.2 VHDL语言介绍 19
4.2.1 VHDL概述 19
4.2.2 VHDL语言的基本结构. 20
4.3 构造体的描述方式 24
4.4 数据对象、数据类型和运算操作符 （1）数据对象 24
4.5 VHDL的主要描述语句 28
5. 用VHDL语言设计CPLD模块 34
5.1 控制寄存器的设计 34
5.2 分频比可变的分频器模块设计 35
5.3 寻址计数器模块的设计 36
5.4 模360加法器设计 37
(优秀毕业设计:www.2bysj.cn)
5.5 查找表ROM设计 38
结论 40
参考文献 41
附录A EPM7128管脚图 42
附录B CPLD各模块程序 43
致谢 47